EDA“出圈”：芯片不再是设计终点

在半导体产业链的惯常叙事里，芯片往往是舞台中央的主角。

CadenceLIVE China 2025上，Cadence高级副总裁兼系统验证事业部总经理Paul Cunningham提出了一种新的观察角度：芯片已不再是孤立的硅片，而是数字世界与物理世界之间的“接口层”。它不仅定义计算性能，更决定着未来智能系统的形态。

这个背景是，EDA行业正在经历一场“出圈”。过去，它的主要使命是帮助芯片公司在先进工艺下顺利完成流片；而如今，随着芯片在各类应用中的系统负载度不断提升，EDA正走向更广阔的舞台。

从智能汽车到航空航天，从虚拟孪生到生命科学，EDA已不再只是半导体设计的工具，而正在成为驱动整个智能系统设计的核心引擎。

这一转变的核心驱动力，来自AI与加速计算的全面渗透。软件定义芯片、AI辅助设计以及异构算力平台的深度融合，正将EDA工具推向新的边界。在这个边界上，设计已不仅局限于电路层面的优化，而是演化为跨学科、多维度的智能协同。

Part 1 芯片与算力的双重压力

过去很长一段时间，设计规模的扩大主要依靠制程演进带来的晶体管密度提升。如今，尺寸缩小仍在推进，但单位收益递减已是常态。高端产品普遍转向多芯片封装与堆叠存储，逻辑与存储的物理边界不再清晰，互连、供电与散热成为一体化问题。

以2.5D中介层连接或多层堆叠为例，设计不再只看版图与时序，必须同时考虑封装走线的寄生、供电网络的压降、热路径与材料应力的影响。

在这种情况下，“一次流片成功”不取决于某一个环节的极致，而是取决于电学、热学、力学等多个模型的组合是否足够贴近真实。工程团队需要比以往投入更多的仿真轮次，并且要在每一轮中处理更大的问题规模。

算力需求的增长主要来自两个方向。

◎ 其一，数据中心的 AI 训练不断拉高峰值性能要求，浮点吞吐、显存带宽和互连拓扑都会直接决定一次迭代的时间成本。

◎ 其二，边缘侧正在引入更复杂的模型，汽车、无人机、机器人等应用需要在本地完成部分感知与决策，以降低时延和带宽消耗。

这意味着不仅芯片本身要更强，设计与验证工具也必须同步升级。

以电源完整性为例，过去的板级 PI 分析往往只聚焦若干关键场景，如今随着堆叠与密集互连的普及，稳态与瞬态组合极其复杂，电源网络和负载模型都要更精细，求解器也需支持大规模矩阵的稳定求解，并能对不同边界条件进行快速扫描。如果计算资源不足，仿真时间会被拉长到难以接受。

更值得注意的是，EDA 本身正在成为“重计算软件”。无论是后端实现中的时序与 RC 抽取，还是封装级的电磁与热分析，乃至系统级的流固耦合，问题规模早已超出传统 CPU 集群的舒适区。

以一块先进 2.5D 封装为例，若要进行全覆盖的电源与热仿真，在 CPU 上可能需要数周，这直接拖慢工程节奏。引入 GPU 或其他加速器后，才能将单次分析压缩到夜间批处理窗口内，实现“每天一结果”，维持设计—仿真—修正的日迭代节奏。

与此同时，算力的形态也日益异构：CPU 负责流程控制和串行任务，GPU 承担大规模并行求解，必要时再由定制加速器处理特定内核。

工具需要对不同硬件进行合理的任务拆分与数据布局，否则加速比的提升很容易被数据搬运与同步开销抵消。

软件定义芯片的趋势把“系统公司做芯片”变为常态。需求和实现更贴近，但前期设计更复杂。比如车载 SoC ，不仅要考虑算力和内存，还要兼顾安全、冗余、可测性与散热等系统因素。

如果 EDA 只局限于传统前端—后端分工，往往会忽略这些约束，导致后期问题暴露。更好的办法是在早期就把封装、电路板和热设计纳入统一框架，哪怕粗略，也能提前发现风险。

同时，制造端的工艺规则和 IP 在不断迭代，EDA 工具必须同步更新。过去分开推进会增加沟通和返工成本，更高效的方式是工艺调优时就引入工具和 IP 团队，尽早做规则检查和小规模验证。

高性能仿真和验证平台成本高，算力与授权需要精细调度。常见做法是夜间批量仿真、白天修正迭代。

要保持节奏，流程必须可靠：版本可追溯、仿真可复现、数据可归档，确保结果在正确的时间交到正确的人手中。

Part 2 EDA与AI的结合路径

AI与加速计算在EDA中的落地是围绕具体瓶颈展开。

◎ 一个典型的场景是前硅协同验证。在大型 SoC 中，软硬件耦合紧密，传统仿真的速度远不足以支撑系统级软件的早期联调。

工程实践中更常见的做法，是借助专用的仿真与原型平台来承载这类复杂负载，通过统一编译与模型切分，在流片前就能运行驱动、固件甚至部分应用，从而尽早暴露跨模块的问题和 SoC 级的时序边界。

实际经验表明，只要能把这一步稳定纳入主流程，工程风险就会显著降低，返工也更易控制。

◎ 另一个关键瓶颈在于数值仿真。电源完整性、热仿真、电磁兼容分析等都属于高度依赖并行计算的任务。只有把矩阵划分足够均匀、跨域耦合处理足够稳定，才能真正发挥 GPU 的吞吐优势，缩短单次求解时间。

当数据中心级 GPU 集群介入后，原本需要数周才能完成的封装级全覆盖仿真，可以压缩到一夜完成。这不仅是速度的提升，更是让“每日一轮次”成为现实。

工程团队也因此能够调整节奏：白天根据结果定点修正，夜间自动提交新任务，次日继续评审。随着这种节拍逐步稳定，设计质量也自然能提升。

AI在EDA中的价值，更多体现在将工程师从重复劳动中解放出来。

在后端实现环节，布线、时序、拥塞与功耗之间相互制约，过去往往依赖工程师在复杂约束空间里凭经验试探；如今可以交由强化学习进行大规模搜索，自动寻优出更好的组合。

AI并非取代工程判断，而是扩展可行解空间，为工程师提供更优的起点。

在验证侧，失败用例聚类、根因定位、回归计划生成等任务，都适合交给AI处理。那些依赖日志和波形的重复分析由机器完成，工程师则专注于覆盖策略和关键边界条件的把控，从而让整体研发节奏更健康。

生成式AI与对话界面带来的变化主要在于交互方式。许多EDA工具功能丰富，但学习曲线陡峭、脚本接口不够友好。

◎ 自然语言可以作为统一入口：工程师用对话描述需求，工具生成脚本或配置文件，再由人工审查与运行。

◎ 价值更大的一步，是与企业内部知识和数据融合：在本地网络部署统一入口，既能调用不同大模型推理，又能访问内部规范、历史项目和工艺库版本；同时在流程层面提供代理接口，把各类工具串联成“可交互的自动化编排”。

这样不仅能降低门槛，还能把分散在个人经验里的知识固化下来，避免因人员流动造成损失。

但这条路必须保持克制与规范。

◎ 首先是可复现性：AI生成的约束或脚本要记录版本与上下文，生成逻辑需简要说明，便于审计。

◎ 其次是双重校验：AI可以给出版图修复或规则建议，但最终结论必须依赖形式验证和签核工具，避免把“建议”当“事实”。

◎ 再者要控制非确定性：相同输入应得到稳定输出，必要时固定随机种子、限定搜索范围，减少结果漂移对协作带来的负担。

◎ 最后是数据治理：内部数据在训练或微调中需分级管理，访问权限与项目边界保持一致，避免越权风险。

AI还可以延伸到与制造端的协同。

先进节点设计规则复杂且频繁变化，AI可将规则更新自动映射到检查项和回归任务，减少人工遗漏。工艺参数微调后，利用历史数据再训练模型，可以加快新工艺库与签核阈值的适配。

封装与板级环节，AI可将电磁模型与材料参数的更新自动化回归，确保不同材料批次下仿真结果与实测趋势一致，为供应链波动预留缓冲。

从组织角度看，AI更像是虚拟队友，适合承担两类工作：

◎ 其一是广度搜索，如PPA权衡的多起点探索、验证用例的覆盖增量；

◎ 其二是规范执行，将企业约束、工艺规则与签核流程固化为可执行模板。

工程师的角色并未削弱，反而更集中于取舍和兜底判断。

要真正落地，需明确边界：

◎ 哪些阶段允许AI自动提交，哪些必须人工复核；

◎ 哪些指标可接受AI建议，哪些必须通过实测或形式方法确认。

把这些写入流程并长期坚持，AI的收益才能稳定释放。

同时，EDA工具本身也在演进：为更好服务设计，主动适配异构硬件，将求解器改造得更像并行应用；而更强大的计算芯片又反过来提升EDA的规模与迭代频率。

工程师的任务，是让这个循环稳定运行：合理规划硬件资源，理顺数据流与任务调度，并把自动化与人工评审结合到位。

只要这三点站住脚，先进节点、多芯片封装、系统级联调等复杂挑战，都能被分解为有节奏的日常工程工作。

Part 3 硬件仿真加速器的进化：

Palladium Z3

芯片硬件仿真系统（Hardware Emulation System）作为EDA验证工具链的高端产品，可以帮助全球 EDA巨头的Cadence应对芯片复杂度提升、满足客户系统级验证与软硬件协同验证需求，构建高端EDA市场的壁垒。

在展会现场，我们看到了Cadence最新一代芯片硬件仿真系统——Palladium Z3 企业仿真平台。

Palladium Z3桌面级版本Z3 System Studio

Palladium Z3芯片专用的仿真芯片，采用了5纳米工艺，自主设计的指令集，通过大规模并行架构来提升运算效率，主要面向软硬件协同开发和IP验证加速场景。

被测设计（DUT）在设计周期早期（RTL 仍在变化时），就可以加载到服务器端运行，再由硬件仿真加速器进行高速执行。这种加速器与传统仿真器并不完全相同，更强调在系统级上的验证与优化。

与前一代Z2相比，Z3系列在容量和性能上均有明显提升：容量翻倍，速度提升约1.5倍，整体效率提升在1.5到2倍之间。同时，该设备还配备多种通用接口，以满足不同应用需求。

小结

Paul Cunningham所描绘的未来，是芯片设计效率的提升。EDA从“电路CAD”走向“系统孪生”，从辅助工程师的工具演变为可以推理、决策、甚至生成设计方案的“虚拟工程师”。

芯片与系统的边界将被打破：EDA依靠芯片的算力迭代，而芯片的突破又离不开EDA的智能设计。

这种相互加速的循环，或许正是摩尔定律之后半导体产业的新动力源。换句话说，EDA正在成为决定下一代智能时代“谁来设计智能”的核心变量。

来源：芝能智芯